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コメント

VHDLかVerilogか

こんにちは、ビーコンの菅原です。
初夏なのに花粉で鼻がむずむずする変な日がありますね。



これからHDL言語を習う方は VHDLか Verilogのどちらかを選択することが多いかと思いますが、どちらにします?

結論からいうとどちらでもOK。周りの人がどちらを使っているか、経験者が近くにいればその人と同じ言語などいい方を選んだらOKです。

私は VHDLだったわけですが、たまたま近くにいる人の言語がVHDLというだけでした。
最近周りでVerilogを使っている人が多くなってきているのと、シミュレーションモデルがVerilogで書かれていることが多いこともあり、Verilogも勉強しました。

私はもともとC言語のプログラマなのですが、C言語からVHDL言語を勉強した時と VHDL言語を習得した後にVerilogを勉強した時では、CからVHDLのときのほうがはるかに苦労しました。逆にVHDLを習得している状態でVerilogを習得した時には、最初は何か違和感があるのですが、すぐに慣れてしまいました。コーディングをするのはともかく、解読するだけならすぐにできるようになりました。


普通のコンピュータ言語はデータの流れを = で表し、処理する順番で記述するわけですが、HDL言語は 配線の繋ぎを = や <=で表します。この感覚がわかれば結構つかめてると思います。

HDL言語は Cとかのコンピュータ言語に比べると、最初のハードルがやや高いかもしれませんが、ずっと奥行きが浅い感じがします。あまり、変態な書き方ややり方をすると動かないし。

あと、HDL言語ははじめから毛嫌いして、回路図で作る方もいます。1度はそういうものも体験しても良いかもしれないし、ハードウェアの経験がない人ならば、回路図で作るのも意義あることですが、再利用性や移植性を考えると HDL言語のほうが良いでしょう。

いまはフリーでもよいツールが沢山あるので幸せな時代です。

きぃたん@大阪

>あと、HDL言語ははじめから毛嫌いして、回路図で作る方もいます。
最初はしますよね?
でもちから尽きて結局HDLの方が楽だとすぐに
気付きますよね

04

24

16:47

ビーコン菅原

特にバス幅の変更とか簡単に出来ちゃいますよね。
ソースコード上は・・

04

24

17:18

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